Modern Embedded Recipes
PCIe → CXL 진화 — 같은 PHY 위 cache-coherent 프로토콜 추가
PCIe 5.0/6.0 PHY 위에서 CXL이 어떻게 cache coherency를 얹는지 — Flex Bus, 세 프로토콜 다중화, Type 1/2/3 디바이스 구분.
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#interconnect
3개의 포스트
CXL 4.0 Internals
Ch 1: CXL의 자리와 진화 — 1.1에서 4.0까지
CXL이 푸는 문제, 세대별 진화, 4.0의 핵심 변경 (128 GT/s·Bundled Port).
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Embedded Performance Engineering
CXL Interconnect 분석 — AI 시대 메모리 대역폭 확장
CXL 2.0/3.1과 Neoverse V2가 만든 cache-coherent interconnect. CXL.io·CXL.cache·CXL.mem 세 프로토콜, Type 1/2/3 디바이스, latency·대역폭의 현실.
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