Modern Embedded Recipes
Intel Quartus 사용법 — Platform Designer·Nios II·HLS
Intel Quartus Prime·Platform Designer(Qsys)·Nios II soft processor·Intel HLS·partial reconfig 사용법.
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11개의 포스트
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OpenCL on FPGA — Kernel·Channel·Burst Memory 분석
Intel/AMD FPGA에서 OpenCL kernel·channel·burst memory를 활용하는 패턴과 SYCL/oneAPI FPGA backend.
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Vitis AI 분석 — DPU·xmodel·VART
Xilinx Vitis AI로 TensorFlow/PyTorch 모델을 DPU용 xmodel로 quantize·compile하고 VART로 실행하는 흐름.
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HLS 최적화 기법 — Pipeline·Unroll·Partition·Dataflow
Vitis/Vivado HLS의 pragma로 II=1 pipeline·array partition·dataflow를 적용해 throughput을 극대화하는 패턴.
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Vitis HLS 분석 — Pragma·Pipeline II·Dataflow 실전 감각
Vitis HLS로 C++ 코드를 RTL로 합성할 때 II=1을 끌어내는 pragma 조합, dataflow, AXI 인터페이스 결정을 실전 패턴 중심으로 정리합니다.
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Mailbox Protocol 분석 — Host와 Accelerator를 잇는 Doorbell
Host CPU와 FPGA·NPU·보조 CPU를 잇는 mailbox 프로토콜을 register layout, doorbell IRQ, sequence·CRC, OpenAMP 비교 관점에서 정리합니다.
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Zynq PS-PL 통신 — GP·HP·ACP 인터페이스 선택
Zynq의 GP·HP·ACP·M_AXI·S_AXI 인터페이스를 latency·throughput·cache coherence 관점에서 비교합니다.
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AXI 인터페이스 — AXI4·AXI4-Lite·AXI-Stream 비교
AMBA AXI4·AXI4-Lite·AXI-Stream을 역할별로 구분해 사용하는 법과 burst·outstanding·deadlock 회피를 정리합니다.
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Vivado 사용법 — Project·Constraint·Synth·Impl·Bitstream
Vivado project 흐름·XDC constraint·synthesis/implementation·timing report·bitstream programming의 실전 패턴.
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FPGA 기초 분석 — LUT·FF·BRAM·DSP 자원 구조
LUT·Flip-Flop·BRAM·DSP slice·clock region·IO bank — FPGA 구성 요소를 임베디드 관점에서 정리합니다.
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Modern Embedded Recipes — 모던 임베디드 실전 레시피 시리즈 소개
HW interface 기초부터 ARM·빌드·드라이버·peripheral·RTOS·Linux·메모리·동시성·디버깅·FPGA·Edge AI까지 임베디드 12 Part 종합 cookbook 148편.
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