Modern Embedded Recipes · 124/152

Vivado 사용법 — Project·Constraint·Synth·Impl·Bitstream

2026년 4월 20일 · Hawk · 5분 읽기

#한 줄 요약

“Vivado는 HDL → bitstream까지의 전체 toolchain입니다.” GUI 익숙해지면 빠르지만, TCL script로 자동화하면 재현 가능한 빌드가 됩니다.

#어떤 상황에서 쓰나

Xilinx 7-series, UltraScale, UltraScale+, Zynq, Versal 모두 Vivado로 빌드합니다 (Versal은 Vivado ML edition). Lattice는 Diamond/Radiant, Intel은 Quartus, Microchip은 Libero를 씁니다.

CI에서 자동 빌드, board 양산 시 자동 bitstream 생성, IP integration 등 모든 단계가 Vivado TCL로 묶을 수 있습니다.

#Project 생성

GUI 흐름:

File → New Project

name, location
RTL Project
Add source files (.v, .vhd, .sv)
Add constraint (.xdc)
Select target part (예: xc7a35tcpg236-1)
Finish

TCL로 같은 일:

1
create_project myproj ./myproj -part xc7a35tcpg236-1
2
add_files -fileset sources_1 ./src/top.v ./src/uart.v
3
add_files -fileset constrs_1 ./constr/top.xdc
4
set_property top top [current_fileset]

#XDC Constraint

XDC (Xilinx Design Constraints)는 어느 핀에 어느 신호, clock 주파수, IO standard를 지정합니다.

1
# clock 100 MHz on E3
2
set_property -dict { PACKAGE_PIN E3 IOSTANDARD LVCMOS33 } [get_ports clk]
3
create_clock -period 10.000 -name sys_clk [get_ports clk]
4

5
# LED
6
set_property -dict { PACKAGE_PIN H17 IOSTANDARD LVCMOS33 } [get_ports {led[0]}]
7
set_property -dict { PACKAGE_PIN K15 IOSTANDARD LVCMOS33 } [get_ports {led[1]}]
8

9
# UART
10
set_property -dict { PACKAGE_PIN A9  IOSTANDARD LVCMOS33 } [get_ports uart_rx]
11
set_property -dict { PACKAGE_PIN D10 IOSTANDARD LVCMOS33 } [get_ports uart_tx]
12

13
# Reset
14
set_property -dict { PACKAGE_PIN C2  IOSTANDARD LVCMOS33 } [get_ports rst_n]

XDC가 없으면 P&R이 임의 핀 배치 → 보드에 맞지 않음. Vendor가 board별 XDC 템플릿을 제공.

#Synthesis 실행

1
Flow Navigator → Run Synthesis
2
  → 끝나면 "Open Synthesized Design"
3
  → utilization, timing 예비 확인

TCL:

1
launch_runs synth_1 -jobs 8
2
wait_on_run synth_1
3

4
open_run synth_1
5
report_utilization -file synth_util.rpt
6
report_timing_summary -file synth_timing.rpt
7
close_design

Synthesis는 HDL → netlist (LUT/FF/BRAM/DSP mapping). 일반적으로 몇 분.

#Implementation 실행

1
Run Implementation → 끝나면 timing report 확인

1
launch_runs impl_1 -jobs 8
2
wait_on_run impl_1
3

4
open_run impl_1
5
report_timing_summary -file impl_timing.rpt
6
report_utilization -file impl_util.rpt

Implementation = Place + Route. 보통 synthesis보다 훨씬 오래 걸립니다 (수십 분~수 시간 가능).

#Timing Report 읽기

1
Worst Negative Slack (WNS):     0.214 ns      ← positive면 OK
2
Total Negative Slack (TNS):     0.000 ns
3
Number of failing paths:        0
4

5
Worst Hold Slack (WHS):         0.052 ns
6
Total Hold Slack (THS):         0.000 ns
7
Number of failing hold paths:   0

WNS 음수면 setup time 위반. WHS 음수면 hold time 위반. Setup은 clock 낮추기·pipeline 추가·routing 최적화로 해결. Hold는 보통 tool이 처리하지만 가끔 buffer 삽입이 필요.

1
실패 path 분석:
2
Path:        4.825 ns (required 10.000 - clock skew, setup time = 4.611 ns)
3
Source:      cpu/reg_file_reg[0]/C
4
Destination: alu/result_reg[0]/D
5
Data Path Delay: 4.611 ns (LUT × 8 + net × 7)
6
Logic Levels: 8
7

8
→ LUT depth가 8단계. Pipeline register 추가로 4-4 분할.

#Bitstream 생성

1
Generate Bitstream → .bit 파일

1
launch_runs impl_1 -to_step write_bitstream -jobs 8
2
wait_on_run impl_1

./myproj/myproj.runs/impl_1/top.bit 생성.

#Programming

GUI:

1
Hardware Manager → Open Target → Auto Connect
2
  → Program Device → 위 .bit 파일 선택

TCL:

1
open_hw_manager
2
connect_hw_server
3
open_hw_target
4

5
current_hw_device [lindex [get_hw_devices] 0]
6
set_property PROGRAM.FILE {./myproj.runs/impl_1/top.bit} [current_hw_device]
7
program_hw_devices [current_hw_device]

JTAG으로 FPGA SRAM에 즉시 load. 전원이 꺼지면 사라집니다. 영구 저장은 flash programming.

#Flash Programming

1
# .bit → .mcs (flash 형식)
2
write_cfgmem -force -format MCS -interface SPIx4 -size 16 \
3
             -loadbit "up 0x0 top.bit" top.mcs
4

5
# flash에 write
6
create_hw_cfgmem -hw_device [current_hw_device] -mem_dev "s25fl128sxxxxxx0-spi-x1_x2_x4"
7
set_property PROGRAM.ADDRESS_RANGE  use_file [current_hw_cfgmem]
8
set_property PROGRAM.FILES top.mcs [current_hw_cfgmem]
9
program_hw_cfgmem [current_hw_cfgmem]

이제 전원 인가 시 flash → FPGA로 자동 load.

#IP Integrator — Block Design

Zynq, MicroBlaze, AXI peripheral 등은 GUI block diagram으로 더 빠릅니다.

1
IP Integrator → Create Block Design
2
  → Add Zynq7 Processing System
3
  → Add AXI Lite slave (custom)
4
  → Run Connection Automation
5
  → Validate Design
6
  → Generate Output Products
7
  → Create HDL Wrapper

자동으로 AXI interconnect, clock, reset 회로가 만들어집니다. Hand-written보다 훨씬 빠릅니다.

#TCL로 full 빌드 script

1
create_project -force build_proj ./build -part xc7z020clg400-1
2
add_files ./src
3
add_files -fileset constrs_1 ./constr/board.xdc
4
set_property top top [current_fileset]
5

6
launch_runs synth_1 -jobs 8
7
wait_on_run synth_1
8

9
launch_runs impl_1 -to_step write_bitstream -jobs 8
10
wait_on_run impl_1
11

12
# Reports
13
open_run impl_1
14
report_utilization -file ./build/util.rpt
15
report_timing_summary -file ./build/timing.rpt
16
file copy -force ./build/build_proj.runs/impl_1/top.bit ./build/top.bit

1
vivado -mode batch -source build.tcl

CI/CD에 그대로 들어갑니다.

#Utilization 보기

1
+----------------------------+------+-------+-----------+-------+
2
|          Site Type         | Used | Fixed | Available | Util% |
3
+----------------------------+------+-------+-----------+-------+
4
| Slice LUTs                 | 8521 |     0 |     53200 | 16.02 |
5
|   LUT as Logic             | 8210 |     0 |     53200 | 15.43 |
6
|   LUT as Memory            |  311 |     0 |     17400 |  1.78 |
7
| Slice Registers            | 9874 |     0 |    106400 |  9.28 |
8
| Block RAM Tile             |   12 |     0 |       140 |  8.57 |
9
| DSPs                       |   45 |     0 |       220 | 20.45 |
10
+----------------------------+------+-------+-----------+-------+

LUT 80% 넘어가면 P&R이 어려워집니다. 90% 넘으면 routing congestion으로 timing 못 맞춤. Resource 여유를 두고 설계.

#시간 단축 팁

1
# 빠른 빌드 (timing 무시)
2
set_property strategy "Flow_RuntimeOptimized" [get_runs synth_1]
3
set_property strategy "Flow_RuntimeOptimized" [get_runs impl_1]
4

5
# vs. 최고 성능
6
set_property strategy "Performance_ExplorePostRoutePhysOpt" [get_runs impl_1]

개발 중에는 빠른 strategy, release 직전 최적화 strategy.

#Cross-probe & ILA

내장 logic analyzer로 실제 동작 중인 FPGA의 신호를 잡습니다.

1
# 디버그할 net 표시
2
set_property MARK_DEBUG true [get_nets {data[*]}]
3
set_property MARK_DEBUG true [get_nets valid]
4

5
# 합성 후 ILA 삽입
6
# Run synthesis → Open Synth Design → Set Up Debug

Bitstream에 ILA가 포함됩니다. Hardware Manager에서 trigger 조건을 설정해 실제 hardware에서 wave를 잡습니다.

#자주 보는 함정

XDC 누락

핀 assignment가 없으면 어느 핀이든 배치. 보드의 LED 핀이 다른 신호와 연결될 수 있음.

Clock 안 정의

1
create_clock -period 10.000 -name sys_clk [get_ports clk]

없으면 timing analysis가 무의미. Internal-derived clock도 create_generated_clock으로 명시.

CDC를 모르고 사용

서로 다른 clock domain 간 신호를 직접 연결. Vivado가 warning을 내지만 무시하면 간헐적 fail. False path 또는 max delay constraint 추가 + synchronizer.

Reset 종류 혼합

1
always @(posedge clk or negedge rst_n)   // async reset
2
...
3
always @(posedge clk)                     // sync reset
4
    if (!rst_n) ...

한 design에 두 종류가 섞이면 timing 분석이 어려워짐. 한 종류로 통일.

Out-of-context build 안 함

큰 design은 모듈별 out-of-context synthesis로 시간을 줄임. Top-level만 P&R 재실행.

ILA 빼는 걸 잊고 release

ILA가 들어간 채 release하면 LUT 수천 개 낭비. Production build에서는 자동 disable되도록 conditional.

#정리

Vivado는 Xilinx FPGA의 전체 toolchain. GUI + TCL 둘 다.
XDC로 핀·clock·IO standard 명시. 없으면 P&R이 의미 없음.
Synthesis → Implementation (P&R) → Bitstream.
WNS (Worst Negative Slack) 음수면 절대 굽지 않음.
Block Design / IP Integrator는 SoC·AXI에 빠름.
TCL script로 CI 자동화. vivado -mode batch -source build.tcl.
ILA로 실제 hardware에서 wave 잡기.
LUT 사용률 80% 이내가 안전. 90% 넘으면 routing 망함.

다음 편은 PCIe BAR입니다.