ARM L1·L2 캐시 분석 — Set Associative·Inclusive·Maintenance

#한 줄 요약

“Cache는 CPU와 메모리의 속도 차를 메우지만, DMA는 그 차이를 모릅니다.” 잘못된 cache 관리가 DMA buffer를 깨뜨립니다.

#어떤 상황에서 쓰나

• Cortex-M7, Cortex-A에서 처음 cache를 enable할 때
• DMA로 받은 데이터가 0으로만 보일 때
• 같은 buffer를 두 번 쓰는데 두 번째가 stale일 때
• 성능 측정 시 cache hit/miss를 분석할 때

#핵심 개념

#1) L1 cache 구조 — I와 D

대부분의 캐시 있는 ARM은 L1을 instruction(I-Cache)과 data(D-Cache)로 분리합니다.

분리하는 이유는 동시 fetch와 load/store가 가능하기 때문입니다.

#2) Cache line

CPU는 byte 단위가 아니라 cache line(보통 32 또는 64 byte) 단위로 메모리를 가져옵니다.

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Cortex-M7: 32 byte line
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Cortex-A53: 64 byte line
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Cortex-A72: 64 byte line

한 byte read도 64 byte를 읽어옵니다. 이 특성이 false sharing 같은 multi-core 함정을 만듭니다.

#3) Write-through vs Write-back

Cortex-M7은 영역별로 정책을 MPU로 설정할 수 있습니다. Cortex-A는 보통 write-back이 기본입니다.

#4) Cache maintenance — Invalidate, Clean, Clean+Invalidate

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Invalidate: cache 내용을 버림 (memory가 truth가 됨)
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Clean:      dirty line을 memory로 write
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Clean+Inv:  Clean 후 Invalidate

DMA write(peripheral → memory):

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// 1. CPU가 buffer 영역의 cache line을 invalidate (stale 제거)
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SCB_InvalidateDCache_by_Addr((uint32_t *)buffer, sizeof(buffer));
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// 2. DMA 동작
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dma_start(buffer, len);
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// 3. DMA 완료 대기
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wait_dma_done();
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// 4. CPU read 시 자동으로 memory에서 fetch (cache가 비었으므로)
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process(buffer);

DMA read(memory → peripheral):

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// 1. CPU가 buffer를 채움 (cache에 dirty)
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fill_buffer(buffer, len);
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// 2. dirty line을 memory에 flush
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SCB_CleanDCache_by_Addr((uint32_t *)buffer, sizeof(buffer));
5
// 3. DMA 동작 (DMA가 memory를 read)
6
dma_start(buffer, len);

순서를 잘못 잡으면 sporadic corruption이 발생합니다.

#5) Cache enable (Cortex-M7)

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// Reset 직후 cache는 disabled. enable 필요.
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SCB_EnableICache();
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SCB_EnableDCache();
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// 이후 성능 측정 시 cache effect 포함

Cortex-A는 BootROM 또는 bootloader가 켜 둡니다. Linux kernel boot 시점에는 이미 활성.

#코드 / 실제 사용 예

DMA buffer를 안전하게 사용하는 패턴입니다.

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// 64-byte aligned buffer (cache line 경계)
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__attribute__((aligned(32)))
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static uint8_t rx_buffer[1024];
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void dma_receive_start(void) {
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    // DMA가 받기 전 cache 비우기
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    SCB_InvalidateDCache_by_Addr((uint32_t *)rx_buffer, sizeof(rx_buffer));
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    DMA1_Stream0->M0AR = (uint32_t)rx_buffer;
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    DMA1_Stream0->NDTR = sizeof(rx_buffer);
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    DMA1_Stream0->CR  |= DMA_SxCR_EN;
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}
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void DMA1_Stream0_IRQHandler(void) {
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    DMA1->LIFCR = DMA_LIFCR_CTCIF0;
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    // 이 시점에 buffer는 memory에 있음, cache는 비어 있음 (위에서 invalidate)
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    // CPU read 시 자동으로 fetch
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    process(rx_buffer);
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}

다른 안전한 방법은 buffer를 non-cacheable region에 두는 것입니다(MPU 사용).

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// MPU로 0x20020000~0x20030000을 non-cacheable로
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MPU->RNR  = 1;
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MPU->RBAR = 0x20020000;
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MPU->RASR = MPU_RASR_ENABLE_Msk
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          | (15 << MPU_RASR_SIZE_Pos)    // 64KB
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          | MPU_RASR_S_Msk
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          | (1 << MPU_RASR_TEX_Pos)
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          | MPU_RASR_B_Msk;              // non-cacheable

#측정 / 비교

#자주 보는 함정

⚠️ DMA buffer를 cache line aligned 하지 않음

64 byte line인데 buffer가 60 byte offset이면 invalidate가 인접 buffer까지 영향을 줍니다. __attribute__((aligned(32))) 필수.

⚠️ Invalidate 빼고 DMA 동작

DMA가 write한 영역을 CPU가 cache의 stale로 읽습니다. 디버깅 시 stale 값이 나오면 cache 의심.

⚠️ Self-modifying code 후 I-Cache invalidate 누락

코드를 동적으로 패치한 후 I-Cache를 비우지 않으면 옛 코드를 실행합니다. SCB_InvalidateICache() 또는 영역 단위 invalidate.

⚠️ Multi-core에서 같은 cache line에 쓰는 변수 두 개

False sharing입니다. 두 코어가 같은 line을 ping-pong해 성능이 1/10로 떨어집니다. 변수를 cache line 단위로 격리.

⚠️ Cortex-M7에서 cache 안 켜고 성능 비교

reset 후 cache는 disabled입니다. Cortex-M4와 비슷한 성능이 나오면 cache 활성 여부 의심.

#정리

• L1은 I와 D로 분리됩니다. L2는 보통 shared입니다.
• Cache line은 32(M7) 또는 64(A-series) byte. 단일 byte access도 line 전체를 가져옵니다.
• DMA buffer는 invalidate(write 후) 또는 clean(read 전)으로 cache와 동기화합니다.
• Cortex-M7은 cache가 default disabled입니다. enable 필요.
• False sharing, alignment, self-modifying code 후 invalidate가 흔한 디버깅 원인입니다.

다음 편에서는 MPU 활용을 다룹니다. region 설정, attribute, fault 분석입니다.

#관련 항목

• 2-05: ARM 메모리 맵
• 2-07: MPU 활용
• 2-10: Memory Barrier 실전
• 더 깊이 — Embedded Performance Engineering: Cache 분석