ARM 레지스터 구조 분석 — R0~R15·CPSR·SPSR·Banked Registers

#한 줄 요약

“Cortex-M 레지스터는 R0 ~ R15 + 6개의 special입니다.” 단순해 보이지만, IRQ 처리·context switch의 모든 코드가 이 레지스터들을 직접 다룹니다.

#어떤 상황에서 쓰나

• RTOS context switch 코드 작성/디버깅
• Fault handler에서 stack frame 분석
• 인라인 어셈블리로 cycle 단위 최적화
• 디스어셈블리 읽기

#핵심 개념

#1) General-purpose register R0 ~ R15

Cortex-M은 16개의 32-bit 레지스터를 갖습니다.

AAPCS(ARM Application Procedure Call Standard)가 함수 호출 시 누가 어떤 레지스터를 보존할지를 정합니다.

#2) SP — MSP vs PSP

Cortex-M은 두 개의 stack pointer를 갖습니다.

1
MSP (Main Stack Pointer)   — reset 시, IRQ handler에서 사용
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PSP (Process Stack Pointer) — RTOS task가 사용

RTOS는 각 task에 PSP를 따로 줘서, IRQ가 발생해도 MSP로 전환되어 task stack을 침범하지 않게 합니다.

1
// CONTROL register bit[1] = 0 → MSP, 1 → PSP
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__set_CONTROL(0x02);   // PSP 사용
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__set_PSP(task_stack_top);

#3) LR — Link Register와 EXC_RETURN

LR은 두 가지 의미를 갖습니다. 일반 함수 호출에서는 return 주소, IRQ 진입 시에는 EXC_RETURN(special value)입니다.

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EXC_RETURN (Cortex-M3/M4)
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   0xFFFFFFF1 — handler mode, MSP
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   0xFFFFFFF9 — thread mode, MSP
4
   0xFFFFFFFD — thread mode, PSP

BX LR로 IRQ를 나갈 때 CPU가 이 값을 보고 올바른 stack을 복원합니다. 정상 함수 return은 PC에 LR을 복사하는 것과 같습니다.

#4) xPSR — Program Status Register

xPSR은 3개의 view로 나뉩니다.

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uint32_t psr = __get_xPSR();
2
int irq_num = psr & 0x1FF;   // IPSR 부분

T bit이 0이면 illegal state(Cortex-M은 항상 Thumb)이므로 hardfault가 발생합니다.

#5) Special registers — CONTROL, PRIMASK, BASEPRI, FAULTMASK

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CONTROL    — privilege level, SP 선택, FPU active
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PRIMASK    — bit 0 = 1이면 모든 configurable IRQ 차단 (NMI/HardFault 제외)
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FAULTMASK  — bit 0 = 1이면 NMI 제외 모든 fault/IRQ 차단
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BASEPRI    — 8-bit, 이 값 이상의 priority는 차단 (M3+, 0이면 disable)

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// Critical section — IRQ 차단
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__disable_irq();         // PRIMASK = 1
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/* ... */
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__enable_irq();          // PRIMASK = 0
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// 부분 차단 — priority 5 이상만 (낮은 priority만 차단)
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__set_BASEPRI(5 << (8 - __NVIC_PRIO_BITS));

BASEPRI는 FreeRTOS critical section에서 자주 쓰입니다. SysTick보다 높은 priority의 IRQ는 critical section 중에도 처리됩니다.

#코드 / 실제 사용 예

Cortex-M context switch의 핵심 부분입니다.

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PendSV_Handler:
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    cpsid i                          @ IRQ disable
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4
    mrs r0, psp                      @ R0 = PSP (current task stack)
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    @ M4 + FPU 시: lazy stacking 처리
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    tst r14, #0x10
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    it eq
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    vstmdbeq r0!, {s16-s31}
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    @ R4 ~ R11을 push (R0 ~ R3, R12, LR, PC, xPSR은 HW가 자동 push)
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    stmdb r0!, {r4-r11, lr}
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    @ save SP to TCB
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    ldr r1, =current_tcb
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    ldr r1, [r1]
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    str r0, [r1]
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    @ scheduler
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    bl scheduler_next
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    @ load next TCB → SP
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    ldr r1, =current_tcb
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    ldr r1, [r1]
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    ldr r0, [r1]
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    @ pop R4 ~ R11
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    ldmia r0!, {r4-r11, lr}
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    tst r14, #0x10
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    it eq
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    vldmiaeq r0!, {s16-s31}
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    msr psp, r0                      @ PSP = new task stack
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    cpsie i
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    bx lr                            @ EXC_RETURN으로 복귀

HW가 자동 stacking 하는 8개 register(R0 ~ R3, R12, LR, PC, xPSR)와 SW가 직접 처리하는 8개(R4 ~ R11)를 나눠 다룹니다.

#측정 / 비교

#자주 보는 함정

⚠️ Privileged mode 가정 코드를 unprivileged에서 실행

CONTROL[0]을 1로 설정한 task가 privileged register(SCB, NVIC 등)에 접근하면 BusFault. RTOS에서 unprivileged task를 만들 때 confirm.

⚠️ Inline assembly에서 R0 ~ R3 clobber 누락

GCC inline asm에서 clobbers에 누락하면 컴파일러가 그 레지스터에 변수를 두고 있어 손상시킵니다.

⚠️ FPU context 저장 누락

M4 FPU 사용 task의 context switch에서 FPU register(s0 ~ s31)를 저장 안 하면 다른 task가 FPU 결과를 덮어씁니다. lazy stacking + FPCAR 활용.

⚠️ BASEPRI를 priority bit 정렬 안 하고 설정

BASEPRI는 priority bit이 MSB 쪽에 정렬돼 있습니다. NVIC priority 5를 BASEPRI=5로 쓰면 안 됩니다. 5 << (8 - NVIC_PRIO_BITS)로 변환.

⚠️ xPSR Thumb bit 클리어

context switch 또는 fault inject 시 xPSR의 T bit(bit 24)를 0으로 만들면 BX 후 illegal state로 hardfault.

#정리

• Cortex-M은 R0 ~ R15와 special register(CONTROL, PRIMASK, BASEPRI, FAULTMASK, xPSR)로 구성됩니다.
• SP는 MSP / PSP로 나뉩니다. RTOS는 task에 PSP를 줘 stack 격리를 합니다.
• IRQ entry 시 HW가 8 register를 자동 push합니다. SW가 나머지 8 register를 추가로 push.
• BASEPRI는 부분 IRQ 차단에 씁니다. FreeRTOS critical section의 기반입니다.
• Privilege level, FPU context, T bit 같은 작은 실수가 fault를 부릅니다.

다음 편에서는 Cortex-M 예외 처리를 다룹니다. NVIC, tail-chaining, late-arrival의 하드웨어 동작입니다.

#관련 항목

• 2-01: Cortex-M 시리즈 비교
• 2-04: Cortex-M 예외 처리
• 2-09: TrustZone-M 기초
• 더 깊이 — Practical RTOS Internals: Context Switch 구현