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Modern Embedded Recipes · 120/152

통신 프로토콜 분석 — Logic Analyzer와 Protocol Decoder

· Hawk · 7분 읽기
recipes debugging logic-analyzer

#한 줄 요약

“Sender와 receiver가 다른 메시지를 보고 있을 때, 코드 측에서 답은 안 나옵니다.” Logic analyzer로 전선 위의 진짜 비트를 잡아 둘 중 누가 맞는지를 결정합니다.

#어떤 상황에서 쓰나

UART RX가 가끔 깨진 byte를 받습니다. SPI flash가 가끔 잘못된 데이터를 돌려줍니다. I2C 센서가 NACK을 줍니다. CAN bus에 가끔 ack 없는 frame이 보입니다. 이런 류는 어느 쪽이 거짓말하는지 먼저 정해야 합니다. Logic analyzer는 그 진실의 기준선입니다.

#도구 비교

도구가격대sample rate채널decode
Saleae Logic Pro 8800달러500 MHz8UART/SPI/I2C/CAN 등 다수
Saleae Logic 8400달러100 MHz8동일
DSLogic Pro300달러1 GHz16다수
Sigrok-supported probe30~100달러24 MHz8오픈소스
Oscilloscope (DSO)가변100 MHz~2~4일부 모델 (Rigol, Siglent)

100 MHz sample rate면 1 MHz 통신까지 무리 없이 봅니다. SPI 50 MHz를 보려면 500 MHz 이상이 필요합니다.

#Setup — Saleae Logic 2 예

  1. Probe ground를 보드 GND에 연결
  2. 신호선에 probe clip
  3. Capture 설정:
    • sample rate: 신호의 10배 이상
    • duration: trigger 후 몇 ms 캡쳐
    • trigger: 특정 line의 falling edge
  4. Capture
  5. Analyzer 추가 (Async Serial / SPI / I2C / CAN)
  6. 결과 표 확인

#UART decode

신호 1개 (TX 또는 RX) + GND
설정: baud, data bits, parity, stop bits


캡쳐 후:
  bytes:  0x48 0x65 0x6C 0x6C 0x6F 0x0D 0x0A
  ascii:  H    e    l    l    o   \r   \n

Decode가 원래 의도한 메시지면 코드 측 parsing이 잘못된 것입니다. 깨진 byte가 나오면 전기적 문제입니다.

#SPI decode

SPI capture decoded by protocol analyzer

CPOL/CPHA가 둘 다 일치해야 합니다. Decode가 garbled면 CPOL/CPHA mismatch입니다.

#I2C decode

신호 2개: SDA, SCL


설정: 7-bit / 10-bit address


캡쳐 결과:
  Start
  Write addr 0x68 ACK
    Write 0x6B (PWR_MGMT_1)  ACK
    Write 0x00                ACK
  Stop


  Start
  Write addr 0x68 ACK
    Write 0x3B (ACCEL_XOUT_H) ACK
  Re-Start
  Read  addr 0x68 ACK
    Read  0x12 ACK
    Read  0x34 NACK
  Stop

NACK이 의도되지 않은 자리에 보이면 slave가 준비 안 되었거나 address가 잘못된 것입니다.

#CAN decode

신호는 CAN_H 하나, 또는 transceiver 후단의 logic-level CAN_TX 하나면 충분합니다. 설정에서는 250 kbps, 500 kbps, 1 Mbps 가운데 하나를 고르고 standard/extended를 지정합니다. 캡쳐 결과는 이렇게 나옵니다.

ID 0x123, DLC 8, data 11 22 33 44 55 66 77 88, ACK
ID 0x123, DLC 8, data 11 22 33 44 55 66 77 88, NO ACK

두 번째 프레임의 NO ACK은 버스에 응답할 다른 노드가 하나도 없다는 뜻입니다. 이렇게 수신 노드가 없으면 sender가 NO ACK 상태로 영원히 재전송합니다. CAN_H/CAN_L 사이의 차동 전압을 oscilloscope로 보면 전기적 문제도 잡힙니다.

#사례 — UART 깨진 byte

캡쳐를 보면 idle 구간에서 1 bit가 가끔 0으로 떨어집니다. 수신기는 이 순간을 start bit로 잘못 인식하고, 그 뒤 1 byte가 통째로 깨집니다. 원인은 TX/RX 핀 옆을 지나는 GPIO toggle 신호의 crosstalk였습니다. GND 라인을 강화하고 와이어 길이를 줄여 해결했습니다.

신호선과 GND가 나란히 가지 않으면 noise pickup이 흔합니다. Twisted pair나 shielded cable 사용.

#사례 — SPI flash WIP 못 빠짐

캡쳐:
  CMD 0x06 (WREN) — 잘 보냄
  CMD 0x20 (Sector Erase), addr — 잘 보냄
  CMD 0x05 (Read Status)
    response: 0x03                 ← WIP=1, WEL=1
  CMD 0x05 (Read Status)
    response: 0x03                 ← 여전히 1
  반복 100ms 후 timeout

Sector erase는 수십~수백 ms가 정상. 코드의 timeout이 너무 짧았습니다. 데이터시트 typical/max 모두 확인.

#사례 — I2C NACK

캡쳐는 다음과 같습니다.

Start
Write addr 0x69 NACK
Stop

주소를 보내자마자 NACK이 떨어졌으니 slave가 응답하지 않은 것입니다. 확인은 세 단계로 진행했습니다.

  1. 0x69가 맞는 주소인지 데이터시트를 봤더니 0x68이었습니다.
  2. SDO 핀 pull-up이 0xAA를 만들면서 LSB가 1이 되어 0x69로 나가고 있었습니다.
  3. SDO를 GND로 내리자 0x68로 정상 응답했습니다.

I2C address는 데이터시트의 7 bit address에서 SDO/SDA1 핀 상태로 LSB가 바뀌는 경우가 있습니다.

#사례 — CAN bit timing

캡쳐 (logic-level on transceiver TXD):
  bit time 측정: 1.5 µs (예상은 2 µs @ 500 kbps)


원인: BTR (Baud Time Register) 계산 오류.
     APB1 = 42 MHz, PRESCALER=6, TQ count=14 → 1.5 µs.
     올바른 설정: PRESCALER=6, TQ count=14 → 2 µs가 맞음. 계산식 확인.

CAN은 bit 1 sample point까지 ±1% 안에 들어야 합니다. CAN bus calculator로 검증.

#Trigger — 가끔 일어나는 사건 잡기

Setup → Trigger:

  • “SPI MOSI 0x9F” (RDID command가 떨어지는 순간)
  • “UART 0xFF 0xFE 0x01” (sync pattern)
  • “I2C NACK”
  • “CAN ID 0x100”

Trigger pre-capture로 trigger 전의 1ms도 함께 잡습니다. 깨진 byte가 보내진 직전에 무슨 일이 있었는지 보입니다.

#Oscilloscope — 전기적 분석

Logic analyzer가 잡지 못하는 것.

  • 신호 ringing
  • Slew rate
  • Voltage level (3.3V vs 1.8V mismatch)
  • Ground bounce
  • Crosstalk
관측되는 파형유력한 원인
신호 ringing: rising edge 후 oscillation임피던스 mismatch. 종단저항이 필요합니다
Slow slew rate: rising에 100 ns가 걸림driver strength 부족, 또는 line capacitance가 큼
Voltage level: high가 2.8V (3.3V 기대)driver는 3.3V인데 receiver가 1.8V로 잡아당기는 level mismatch

Oscilloscope는 Y축이 전압입니다. Digital decode는 logic analyzer가 빠르지만, 전기적 문제는 DSO 없이는 못 봅니다.

#자주 보는 함정

Probe ground 멀리

GND probe를 보드의 반대편에 걸면 ground loop으로 ringing이 측정에 끼어듭니다. 신호 핀 옆 GND에 짧게.

Sample rate 부족

5 MHz SPI를 10 MHz logic analyzer로 캡쳐하면 edge 위치가 정확하지 않습니다. 신호의 10배 이상 sample rate.

Logic level mismatch

3.3V 신호를 1.8V logic analyzer로 잡으면 정상. 1.8V 신호를 3.3V analyzer로 잡으면 threshold(보통 1.4V) 위라 OK. 반대로 5V 신호를 3.3V analyzer로 직접 잡으면 probe 또는 보드 damage. Level shifter 필요.

Probe capacitance가 회로에 영향

DSO probe 10pF, logic analyzer probe 수십 pF. 빠른 SPI에서 probe만 연결해도 동작이 바뀝니다. Active probe 또는 짧은 lead.

Trigger pre-capture 안 설정

Trigger가 떨어진 순간만 보면 원인은 못 봅니다. Pre-trigger를 capture 길이의 절반쯤 잡습니다.

SPI/I2C decoder 설정 잘못

CPOL/CPHA mismatch면 decode가 완전히 다른 byte로 나옵니다. Capture는 정상인데 decoder 설정이 잘못된 경우가 많습니다.

#정리

  • Logic analyzer는 전선 위의 진실. 코드 측 추정 대신 측정.
  • UART/SPI/I2C/CAN 모두 protocol decoder가 있어 byte 단위로 보입니다.
  • Sample rate는 신호의 10배 이상.
  • Trigger pre-capture로 원인 직전을 함께 잡습니다.
  • 전기적 문제(ringing, level mismatch)는 oscilloscope.
  • GND probe는 가까이.
  • CPOL/CPHA, I2C address LSB, CAN bit timing — decoder 설정과 맞춰야 결과가 의미 있습니다.
  • 깨진 byte는 전기, 의도 다른 byte는 코드.

다음 편은 로깅 시스템 설계입니다.

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Modern Embedded Recipes · 121 of 152

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  76. 76 임베디드 Linux 부팅 흐름 분석 — BootROM·U-Boot·Kernel·init
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  85. 85 epoll 실전 — LT·ET·ONESHOT·EXCLUSIVE 비교
  86. 86 UIO·VFIO 분석 — User-Space Driver와 IOMMU 격리
  87. 87 sysfs·configfs 활용 — kobject 기반 User 인터페이스
  88. 88 IRQ Affinity 튜닝 — smp_affinity·isolcpus·irqbalance
  89. 89 루트 파일시스템 구축 — Buildroot 기초·Package·Toolchain
  90. 90 임베디드 동적 메모리 — malloc 위험·결정성·대안 분석
  91. 91 메모리 정렬과 패딩 분석 — Natural·Strict Alignment·Trap
  92. 92 Cache Line Alignment — alignas·Padding·SoA 적용
  93. 93 DMA-Friendly Allocator — dma_alloc_coherent·IOMMU·Pool
  94. 94 Zero-Copy Pipeline — DMA-BUF·sendfile·io_uring·splice
  95. 95 NUMA Memory Topology — numactl·numa_alloc·HBM 적용
  96. 96 SIMD 활용 분석 — Intrinsics·Auto-Vectorization·OpenMP SIMD
  97. 97 ARM NEON 심화 — Matrix Multiply·FFT·Image Filter 적용
  98. 98 임베디드 스택 분석 — high-water·overflow 탐지
  99. 99 임베디드 코드 크기 최적화 — -Os·LTO·Section Garbage Collection
  100. 100 임베디드 전력 최적화 — Sleep Mode·Clock Gating·DVFS
  101. 101 WCET 분석 기법 — Static·Measurement·Hybrid 방법론
  102. 102 Lock-Free Ring Buffer 구현 — SPSC·Power-of-2·Memory Order
  103. 103 Wait-Free Signaling — Atomic Flag·Sequence·Latest-Value
  104. 104 RCU (Read-Copy-Update) 기초 — Quiescent State·Grace Period
  105. 105 Hazard Pointer 분석 — Lock-Free Memory Reclamation
  106. 106 Compare-And-Swap 패턴 — Stack·Counter·Linked List 적용
  107. 107 Atomic Operation 비용 분석 — Fence·Cache Line·Contention
  108. 108 Spinlock vs Mutex 결정 가이드 — Context Switch·Hold Time
  109. 109 ABA 문제 회피 — Tagged Pointer·Hazard·Generation Counter
  110. 110 False Sharing 해결 — Cache Line Padding·SoA 적용
  111. 111 MPMC Queue 구현 — Multi-producer Multi-consumer Lock-Free
  112. 112 임베디드 디버깅 마인드셋 — 가설·격리·재현·이분탐색
  113. 113 JTAG·SWD 안 붙을 때 — 핀·전압·속도·세션 진단
  114. 114 GDB 원격 디버깅 — OpenOCD·J-Link·target remote 구성
  115. 115 Cortex-M 하드폴트 분석 — Stacked Frame·CFSR 읽기
  116. 116 UART 안 찍힐 때 — Bare-metal 체크리스트
  117. 117 임베디드 부팅 실패 진단 — 단계별 Isolation
  118. 118 인터럽트 누락·중복 진단 — Priority·Pending·Re-entry 추적
  119. 119 메모리 오버플로우·오염 진단 — Canary·MPU·Pattern 분석
  120. 120 타이밍·Race 진단 — Heisenbug 잡는 법
  121. 121 통신 프로토콜 분석 — Logic Analyzer와 Protocol Decoder
  122. 122 임베디드 로깅 시스템 설계 — 레벨·버퍼·SWO·Deferred
  123. 123 임베디드 포스트모템 분석 — Core Dump와 Field Crash
  124. 124 FPGA 기초 분석 — LUT·FF·BRAM·DSP 자원 구조
  125. 125 Vivado 사용법 — Project·Constraint·Synth·Impl·Bitstream
  126. 126 PCIe BAR 매핑 분석 — Config Space·Enumeration·MMIO 접근
  127. 127 AXI 인터페이스 — AXI4·AXI4-Lite·AXI-Stream 비교
  128. 128 Zynq PS-PL 통신 — GP·HP·ACP 인터페이스 선택
  129. 129 Mailbox Protocol 분석 — Host와 Accelerator를 잇는 Doorbell
  130. 130 Command Queue·Submission Queue — NVMe·XDMA 공통 패턴
  131. 131 DMA Completion 메커니즘 — Interrupt·Polling·Completion Ring
  132. 132 PCIe Streaming 분석 — BAR Type·MSI-X·Kernel Bypass
  133. 133 Vitis HLS 분석 — Pragma·Pipeline II·Dataflow 실전 감각
  134. 134 HLS 최적화 기법 — Pipeline·Unroll·Partition·Dataflow
  135. 135 Vitis AI 분석 — DPU·xmodel·VART
  136. 136 OpenCL on FPGA — Kernel·Channel·Burst Memory 분석
  137. 137 Intel Quartus 사용법 — Platform Designer·Nios II·HLS
  138. 138 Edge Inference 분석 — Cloud vs Edge·Latency·Privacy
  139. 139 NPU 아키텍처 분석 — Ethos·Hexagon·Systolic Array 비교
  140. 140 딥러닝 Quantization 분석 — PTQ·QAT·INT8·INT4·Calibration
  141. 141 TensorRT 분석 — ONNX→Engine·FP16·INT8·DLA·Multi-Stream
  142. 142 TFLite Micro 분석 — Op Resolver·Tensor Arena·Cortex-M
  143. 143 ONNX Runtime 분석 — Execution Provider와 Cross-Platform 배포
  144. 144 Edge Thermal Management — Throttling·DVFS·Fan Curve·Sustained
  145. 145 NVIDIA Jetson 분석 — Nano·Xavier·Orin·Thor·JetPack·DLA·VPI
  146. 146 Zero-Copy Camera Pipeline — V4L2·DMA-BUF·GPU Import·NPU 직결
  147. 147 온디바이스 LLM 추론 — llama.cpp·GGUF·MLX·KV Cache·NPU Backend
  148. 148 Cortex-M33 TF-M·TrustZone — Secure Firmware·PSA·MCUboot
  149. 149 Matter·Thread 분석 — IoT 통합 표준·Commissioning·Multi-Fabric
  150. 150 PCIe → CXL 진화 — 같은 PHY 위 cache-coherent 프로토콜 추가
  151. 151 QEMU CXL Type 3 디바이스 에뮬레이션 — 노트북에서 CXL 개발 환경 구축
  152. 152 Linux CXL 드라이버 분석 — cxl_pci·cxl_core·region·DAX

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